A method of synthesizing a CRC generator circuit for generating optimized
code written in a high level hardware description language such as VHDL.
The hardware description language code for implementing a CRC generator
circuit has significantly less delay and utilizes fewer gates than prior
art CRC generator circuit synthesis techniques. The method is operative to
generate VHDL code which is then used to synthesize the circuit. The
method iteratively generates the remainder equations for a CRC generator
given the generator polynomial. During each iteration of the software,
duplicate terms in each remainder equation are eliminated. The number of
iterations is equal to the number of data bits the CRC generator is to
process during each clock cycle. Once all the duplicate terms in the
remainder equations are removed, the equations are sorted, rebuilt and
translated into hardware description language code such as VHDL. The
resulting optimized code may then be synthesized.
Une méthode de synthétiser un circuit de générateur de CRC pour produire du code optimisé écrit dans un langage de description de matériel de niveau élevé tel que VHDL. Le code de langage de description de matériel pour mettre en application un circuit de générateur de CRC fait retarder de manière significative moins et utilise moins de portes que les techniques de synthèse de circuit de générateur de CRC d'art antérieur. La méthode est opérative pour produire du code de VHDL qui est alors employé synthétise le circuit. La méthode produit itérativement des équations de reste pour un générateur de CRC donné le polynôme de générateur. Pendant chaque itération du logiciel, on élimine des limites doubles dans chaque équation de reste. Le nombre d'itérations est égal au nombre de bits d'informations que le générateur de CRC doit pour traiter pendant chaque rhythme. Une fois que toutes les limites doubles dans les équations de reste sont enlevées, les équations sont assorties, reconstruites et traduites en code de langage de description de matériel tel que VHDL. Le code optimisé résultant peut alors être synthétisé.
