A processor and accompanying program are disclosed which utilize branch control instructions in cooperation with branch instructions to reduce branch latency. The branch control instruction and branch instruction have a format/structure that is designed to execute flexibly and efficiently by making use of separate dedicated target address and target branch instruction register sets used by a pipeline within the processor.

On révèle un processeur et un programme d'accompagnement qui utilise des instructions de commande de branche en coopération avec des instructions de branchement de réduire la latence de branche. L'instruction de commande de branche et l'instruction de branchement ont un format/structure qui est conçu pour s'exécuter avec souplesse et efficacement en se servant de l'adresse séparée de cible et des ensembles consacrés de registre d'instruction de branchement de cible employés par une canalisation dans le processeur.