An instruction set architecture (ISA) for application specific signal processor (ASSP) is tailored to digital signal processing applications. The instruction set architecture implemented with the ASSP, is adapted to DSP algorithmic structures. The instruction word of the ISA is typically 20 bits but can be expanded to 40-bits to control two instructions to be executed in series or parallel. All DSP instructions of the ISA are dyadic DSP instructions performing two operations with one instruction in one cycle. The DSP instructions or operations in the preferred embodiment include a multiply instruction (MULT), an addition instruction (ADD), a minimize/maximize instruction (MIN/MAX) also referred to as an extrema instruction, and a no operation instruction (NOP) each having an associated operation code ("opcode"). The present invention efficiently executes DSP instructions by means of the instruction set architecture and the hardware architecture of the application specific signal processor.

Eine Befehlsatzarchitektur (ISA) für Anwendung spezifischen Signalprozessor (ASSP) wird zu den digitalen Signalaufbereitunganwendungen hergestellt. Die Befehlsatzarchitektur, die mit dem ASSP eingeführt wird, wird DSP algorithmischen Strukturen angepaßt. Das Anweisung Wort des ISA ist, gewöhnlich 20 Bits aber kann zu 40-bits erweitert werden, um zwei Anweisungen zu steuern, in der Reihe oder in der Ähnlichkeit durchgeführt zu werden. Alle DSP Anweisungen des ISA sind die Doppel-DSP Anweisungen, die zwei Betriebe mit einer Anweisung in einem Zyklus durchführen. Die die DSP Anweisungen oder Betriebe in der bevorzugten Verkörperung schließen eine multiplizierenanweisung (MULT), eine Hinzufügung Anweisung (FÜGEN Sie) hinzu ein, eine minimize/maximize Anweisung (MIN/MAX) auch gekennzeichnet als eine Extremumanweisung und eine Nr.betrieb Anweisung (NOP) jedes, das einen verbundenen Operationscode hat ("opcode"). Die anwesende Erfindung führt leistungsfähig DSP Anweisungen mittels der Befehlsatzarchitektur und der Hardwarearchitektur des Anwendung spezifischen Signalprozessors durch.

 
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< Two modes for executing branch instructions of different lengths and use of branch control instruction and register set loaded with target instructions

> Virtual register renamed instruction issue for execution upon virtual/physical rename buffer wrap around detection signaling available physical register

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