A circuit and method are disclosed for asynchronously accessing accessing a ferroelectric memory device. The ferroelectric memory device internally generates timing signals for latching a received address signal and driving the row lines of the device based upon transitions appearing on the received address signal. The circuit receives an address signal and asserts an edge detect signal in response. The address signal is latched following the edge detect a signal being asserted. Address decode circuitry receives the latched address and generates decoded output signals that identify a row of memory cells to be accessed. In this way, a ferroelectric memory device may effectively replace an asynchronous static random access random access memory (SRAM) device.

Ein Stromkreis und eine Methode werden für asynchronously zugänglich machen freigegeben, ein ferroelectric größtintegriertes Speicherbauelement zugänglich machend. Das ferroelectric größtintegrierte Speicherbauelement innerlich erzeugt zeitliche Regelung Signale für das Verriegeln eines empfangenen Adresse Signals und Reihe fahrend, signalisieren die Linien der Vorrichtung, die nach den Übergängen erscheinen auf der empfangenen Adresse gegründet wird. Der Stromkreis empfängt ein Adresse Signal und erklärt einen Rand ermitteln Signal in der Antwort. Das Adresse Signal wird nach dem Rand ermitteln ein Signal verriegelt, das erklärt wird. Adresse decodieren Schaltkreis empfängt die verriegelte Adresse und erzeugt decodierte Ausgangssignale, die eine Reihe der erreicht zu werden kennzeichnen Speicherzellen. Auf diese Art kann ein ferroelectric größtintegriertes Speicherbauelement eine asynchrone statische Vorrichtung gelegentlicher Zugang des RAMS effektiv ersetzen (SRAM).