Model creation is executed using a CAD tool, and a delay model and an area model having area information for a functional block estimated from technology-independent logical information is directly created without creating a netlist. A floorplan arranges the area model in functional blocks created through model creation processing in an intended chip size frame and carries out wiring thereof, and estimates validity for the chip size and extracts resistance (R) and parasitic capacitance (C) of wiring around the area model at the same time. Static timing analysis uses the delay model and the wiring RC information created in functional blocks to extract critical paths at a chip level with a CAD tool.

Se ejecuta la creación modelo usando una herramienta del cad, y retrasa el modelo y un modelo del área que tiene información del área para un bloque funcional estimado de la información lógica de technology-independiente se crea directamente sin crear un netlist. Un floorplan arregla el modelo del área en los bloques funcionales creados a través de la creación modelo que procesa en un marco previsto del tamaño de la viruta y realiza atar con alambre de eso, y estima la validez para el tamaño de la viruta y extrae la resistencia (r) y la capacitancia parásita (c) de atar con alambre alrededor del modelo del área en el mismo tiempo. El análisis estático de la sincronización utiliza retrasa el modelo y la información del cableado RC creada en bloques funcionales para extraer las trayectorias críticas en un nivel de la viruta con una herramienta del cad.