A method for testing a semiconductor memory cell comprising first and second transistors in cross-coupled arrangement to form a bistable latch, the drains of the transistors respectively representing first and second nodes each for storing a high or low potential state, and each node being connected to a respective semiconductor arrangement for replacing charge leaked from the node and to a respective switching means, activatable by a word-line, for coupling the node to a respective bit-line, the method comprising the steps of: connecting the bit-lines to the low potential; activating the word-line to connect the first node to the first bit-line to allow any potential on the first node to fall towards the potential on the first bit-line; and monitoring charge flow from the first node to the first bit-line to test the operation of the first semiconductor arrangement.

Een methode om de cel van het halfgeleidergeheugen het bestaan eerst uit en tweede transistors in dwars-gekoppelde regeling te testen om een bistabiele klink te vormen, voert van de transistors respectievelijk eerst en tweede knopen elk voor het opslaan van een hoge of lage potentiële staat vertegenwoordigen, en elke knoop af die aan een respectieve halfgeleiderregeling voor het vervangen van last worden verbonden die van de knoop en met een respectief activatable omschakelingsmiddel, door een woord-lijn, voor het koppelen van de knoop aan een respectieve beetje-lijn wordt gelekt, de methode bestaand uit de stappen van: het verbinden van de beetje-lijnen met het lage potentieel; het activeren van de woord-lijn om de eerste knoop met de eerste beetje-lijn te verbinden om om het even welk potentieel op de eerste knoop toe te staan om naar het potentieel op de eerste beetje-lijn te vallen; en de stroom van de controlelast van de eerste knoop aan de eerste beetje-lijn om de verrichting van de eerste halfgeleiderregeling te testen.