A plurality of memory tiles (22) are arranged to form a tiled memory array (12) in an integrated circuit device (400). In accordance with the present invention, each of the memory tiles (22) in the tiled memory array (12) has charge source circuitry (24) to provided the sufficient reference voltages for proper operation of the memory tile (22). In addition, each memory tile (22) may include local error detection and correction circuitry (36b). To facilitate reliable operation, each memory tile may also include redundant rows and/or columns, and appropriate redundancy control circuitry (32c', 32c41 ).

Een meerderheid van geheugentegels (22) wordt geschikt om een betegelde geheugenserie (12) in een apparaat van geïntegreerde schakelingen te vormen (400). Overeenkomstig de onderhavige uitvinding, heeft elk van geheugentegels (22) in betegelde geheugenserie (12) lasten bronschakelschema (24) aan verstrekte de voldoende verwijzingsvoltages voor juiste verrichting van geheugentegel (22). Bovendien kan elke geheugentegel (22) lokaal van de foutenopsporing en correctie schakelschema (36b) omvatten. Om betrouwbare verrichting te vergemakkelijken, kan elke geheugentegel overtollige rijen en/of kolommen, en het aangewezen schakelschema van de overtolligheidscontrole ook omvatten (32c ', 32c41).