A method for partitioning wiring connecting individual physical elements of a VLSI chip of a hierarchical design having multiple levels, begins by defining a size for the chip of a hierarchical design, and then removing blocked areas, including clock and power grid areas leaving the wiring channels available for interconnecting the individual elements of the VLSI chip. A percentage of the available area is allocated for wiring levels for global and local wiring as parallel iterations for the global and local wiring proceed and modified as the parallel iterations for the global and local wiring progress. During the parallel iterative process the number of wires increases for the power grid area to prevent a signal wire from having an active wire on either side of the signal wire. In the interactive process, a vertical slice of wiring resources used for the space above a macro entity is defined and the macro entity is checked with the context of the VLSI chip physical design above it. The process employs a blockage modeling tool to accurately wire DRC correct wiring designs using automatic routing tools.

Μια μέθοδος για τα συνδέοντας μεμονωμένα φυσικά στοιχεία καλωδίωσης ενός τσιπ VLSI ενός ιεραρχικού σχεδίου που έχει τα πολλαπλάσια επίπεδα, αρχίζει με τον καθορισμό ενός μεγέθους για το τσιπ ενός ιεραρχικού σχεδίου, και έπειτα την αφαίρεση των παρεμποδισμένων περιοχών, συμπεριλαμβανομένων των περιοχών πλέγματος ρολογιών και δύναμης αφήνοντας τα κανάλια καλωδίωσης διαθέσιμα για τη διασύνδεση των μεμονωμένων στοιχείων του τσιπ VLSI. Ένα ποσοστό της διαθέσιμης περιοχής διατίθεται για την καλωδίωση των επιπέδων για τη σφαιρική και τοπική καλωδίωση καθώς οι παράλληλες επαναλήψεις για τη σφαιρική και τοπική καλωδίωση προχωρούν και τροποποίησαν ως παράλληλες επαναλήψεις για τη σφαιρική και τοπική πρόοδο καλωδίωσης. Κατά τη διάρκεια της παράλληλης επαναληπτικής διαδικασίας ο αριθμός καλωδίων αυξάνεται για την περιοχή πλέγματος δύναμης για να αποτρέψει ένα καλώδιο σημάτων από την κατοχή ενός ενεργού καλωδίου από κάθε πλευρά του καλωδίου σημάτων. Στη διαλογική διαδικασία, μια κάθετη φέτα της καλωδίωσης των πόρων που χρησιμοποιούνται για το διάστημα επάνω από μια μακρο οντότητα καθορίζεται και η μακρο οντότητα ελέγχεται με το πλαίσιο του φυσικού σχεδίου τσιπ VLSI επάνω από το. Η διαδικασία χρησιμοποιεί ένα εργαλείο διαμόρφωσης παρεμπόδισης για να συνδέσει με καλώδιο ακριβώς τα σωστά σχέδια καλωδίωσης DRC χρησιμοποιώντας τα αυτόματα εργαλεία δρομολόγησης.