A processor is provided with a datapath and control logic, where the datapath and/or the control logic are constituted with basis execution blocks (BEB). Each BEB includes an addressable storage and an arithmetic logic unit (ALU) selectably coupled to each other in a manner that allows instruction execution and/or control decisions to be effectuated through storage read/write operations against the addressable storage and ALU operations performed by the ALU. In one embodiment, the addressable storage of each BEB is a cache memory. In another embodiment, the read, write and ALU operations are hierarchically organized.

Ein Prozessor wird mit einem datapath und einer Steuerlogik versehen, in der das datapath und/oder die Steuerlogik mit Grundlage Durchführung Blöcken (BEB) festgesetzt werden. Jedes BEB schließt eine ansprechbare Ablage und eine arithmetisch-logische Einheit (ALU) selectably miteinander in gewissem Sinne verbunden ein, die die durch Speicherlese-Schreibbetriebe bewirkt zu werden erlaubt Anweisung Durchführung und/oder Steuerentscheidungen, gegen die ansprechbare Ablage und ALU Betriebe, die durch das ALU durchgeführt werden. In einer Verkörperung ist die ansprechbare Ablage jedes BEB ein Cachespeicher. In einer anderen Verkörperung schreiben gelesen, und ALU Betriebe werden hierarchisch organisiert.