A memory device including a balanced switching circuit and methods for controlling an array of transfer gates. The balanced switching circuit comprises a plurality of transfer gates. The plurality of transfer gates are arranged in N rows and N columns with the N transfer gates in each row connected in series between a first signal terminal and a second signal terminal. Each one of N clock terminals is coupled to a respective control terminal of only one transfer gate in each row and only one transfer gate in each column. The transfer gates are selectively clocked or activated in response to clock signals to couple the first signal terminal to the second signal terminal such that the switching speed is independent of the order in which the individual series connected pass transistors or transfer gates are activated.

Un bloc de mémoires comprenant un circuit équilibré de commutation et méthodes pour commander un choix de portes de transfert. Le circuit équilibré de commutation comporte une pluralité des portes de transfert. La pluralité de portes de transfert sont arrangées dans des rangées de N et les colonnes de N avec le N transfèrent des portes dans chaque rangée reliée en série entre une première borne de signal et une deuxième borne de signal. Chacune de bornes d'horloge de N est couplée à une borne respective de commande de seulement une porte de transfert dans chaque rangée et de seulement une porte de transfert dans chaque colonne. Les portes de transfert sont sélectivement synchronisées ou activées en réponse aux signaux d'horloge pour coupler la première borne de signal à la deuxième borne de signal tels que la vitesse de commutation est indépendant de l'ordre dans lequel les différentes séries reliées passent des transistors ou des portes de transfert sont activés.