The present invention provides a shared instruction cache for multiple processors. In one embodiment, an apparatus for a microprocessor includes a shared instruction cache for a first processor and a second processor, and a first register index base for the first processor and a second register index base for the second processor. The apparatus also includes a first memory address base for the first processor and a second memory address base for the second processor. This embodiment allows for segmentation of register files and main memory based on which processor is executing a particular instruction (e.g., an instruction that involves a register access and a memory access).

Die anwesende Erfindung stellt einen geteilten Anweisung Pufferspeicher für mehrfache Prozessoren zur Verfügung. In einer Verkörperung schließt ein Apparat für einen Mikroprozessor einen geteilten Anweisung Pufferspeicher für einen ersten Prozessor und einen zweiten Prozessor und eine erste Registerindexunterseite für den ersten Prozessor und eine zweite Registerindexunterseite für den zweiten Prozessor ein. Der Apparat schließt auch eine erste Speicheradresse Unterseite für den ersten Prozessor und eine zweite Speicheradresse Unterseite für den zweiten Prozessor ein. Diese Verkörperung läßt Segmentation der Registerakten und des Hauptspeichers zu, die basieren auf, welchem Prozessor eine bestimmte Anweisung durchführt (z.B., eine Anweisung, die einen Registerzugang und einen Speicherzugriff miteinbezieht).