A semiconductor memory device comprises first and second pins, a controller, a first command decoder and a lower-side command decoder. The controller is supplied with a signal indicating that a read command is input and a signal indicating that a write command is input based on the signal input to the first pin. The first command decoder is controlled by an output signal of the controller, defines the readout/write operation by use of the first command, fetches an upper-side decode address of a memory cell array via the second pin and decodes the first command. A lower-side command decoder is controlled by an output signal of the controller, fetches a lower-side decode address of the memory cell array via the control pin in response to the second command, decodes the lower-side command, and outputs a lower address latch command, mode register set command and auto-refresh command.

Un dispositif de mémoire à semiconducteurs comporte d'abord et les deuxièmes bornes, un contrôleur, un premier décodeur de commande et un décodeur d'ordre de bas-côté. Le contrôleur est fourni avec un signal indiquant qu'une commande lue est entrée et un signal indiquant qu'une commande d'inscription est entrée a basé sur l'entrée de signal à la première goupille. Le premier décodeur de commande est commandé par un signal de sortie du contrôleur, définit l'opération de readout/write au moyen de la première commande, cherche un supérieur-côté décodent l'adresse d'une rangée de cellules de mémoire par l'intermédiaire de la deuxième goupille et décodent la première commande. Un décodeur d'ordre de bas-côté est commandé par un signal de sortie du contrôleur, cherche un bas-côté décodent l'adresse de la rangée de cellules de mémoire par l'intermédiaire de la goupille de commande en réponse à la deuxième commande, décodent l'ordre de bas-côté, et produisent une commande inférieure de verrou d'adresse, commande réglée de registre de mode et automobile-régénèrent la commande.