A processor-memory bus comprises a command portion for transmitting addresses and commands, having a unidirectional input portion for transmitting commands to a central repeater unit, and a unidirectional broadcast portion for broadcasting commands from the repeater. The input portion comprises a plurality of links running from different devices, wherein each link is less than the full width of the broadcast bus portion. A command is transmitted over the input portion in a plurality of bus cycles, and broadcast over the broadcast portion in a single bus cycle. Since multiple input links connect to the central command repeater, it is possible to keep the broadcast bus full notwithstanding the fact that multiple bus cycles are required to transmit an individual command on the input portion. Preferably, the links are arranged hierarchically, from processors to local repeaters, from local repeaters to the central repeater, and back again. Preferably, the central repeater globally arbitrates the bus, and once the bus is granted, the command propagates along each link at pre-defined clock cycles from bus grant. In the preferred embodiment, addresses/commands and data are transmitted on essentially separate paths having different topologies, and at different times, and are arbitrated separately.

Un bus di processor-memoria contiene una parte di ordine per gli indirizzi trasmettenti e gli ordini, avendo una parte unidirezionale dell'input per trasmettere comanda ad un'unità centrale del ripetitore e ad una parte unidirezionale di radiodiffusione per gli ordini di radiodiffusione dal ripetitore. La parte dell'input contiene una pluralità i collegamenti che si allontanano dai dispositivi differenti, in cui ogni collegamento è di meno che la larghezza completa della parte del bus di radiodiffusione. Un ordine è trasmesso sopra la parte dell'input in una pluralità di cicli del bus e la radiodiffusione sopra la parte di radiodiffusione in un singolo ciclo del bus. Poiché i collegamenti multipli dell'input collegano al ripetitore centrale di ordine, è possibile mantenere il bus di radiodiffusione pieno nonostante il fatto che i cicli multipli del bus sono richiesti per trasmettere un ordine specifico sulla parte dell'input. Preferibilmente, i collegamenti sono organizzati ancora gerarchico, dai processor ai ripetitori locali, dai ripetitori locali al ripetitore centrale e posteriore. Preferibilmente, il ripetitore centrale globalmente arbitra il bus ed una volta che il bus è assegnato, l'ordine si propaga lungo ogni collegamento ai cicli di orologio predefiniti dalla concessione del bus. Nel metodo di realizzazione preferito, addresses/commands ed i dati sono trasmessi sui percorsi essenzialmente separati che hanno topologie differenti ed ai tempi differenti e sono arbitrati esclusivamente.