A method for extracting parasitic capacitance from an integrated circuit layout includes decomposing nets in the integrated circuit layout into conductive segments along two mutually perpendicular directions. The method further includes summing capacitances between the conductive segments in a selected net and the other conductive segments in the integrated circuit layout that are aligned with the conductive segments in the selected net and multiplying the sum by a first scaling factor to obtain a first capacitance value. The method further includes summing capacitances between the conductive segments in the selected net and the other conductive segments in the integrated circuit layout that are transverse to the conductive segments in the selected net to obtain a second capacitance value. The first capacitance value and the second capacitance value are added together to obtain a total capacitance value for the selected net.

Un método para extraer capacitancia parásita de una disposición de circuito integrado incluye redes de descomposición en la disposición de circuito integrado en segmentos conductores a lo largo de dos direcciones mutuamente perpendiculares. El método más futuro incluye sumar capacitancias entre los segmentos conductores en una red seleccionada y los otros segmentos conductores en la disposición de circuito integrado que se alinean con los segmentos conductores en el neto seleccionada y multiplicar la suma por un primer factor de posicionamiento obtener un primer valor de la capacitancia. El método más futuro incluye sumar capacitancias entre los segmentos conductores en la red seleccionada y los otros segmentos conductores en la disposición de circuito integrado que son transversales a los segmentos conductores en la red seleccionada obtener un segundo valor de la capacitancia. El primer valor de la capacitancia y el segundo valor de la capacitancia se agregan juntos para obtener un valor total de la capacitancia para la red seleccionada.