Formal verification of a logic design through implicit enumeration of strongly connected components. The invention provides for efficient, cost-effective formal verification of logical circuits and systems using a method that is much less computationally expensive than other known methods. A digraph is recursively decomposed using reachability analysis. Non-trivial, strongly connected components derived through the use of the invention can be compared to expected behavior of a circuit or system. Alternatively, the invention can be applied to detect so-called "bad cycles" which are encountered in many formal verification problems.

Formele controle van een logicaontwerp door impliciete opsomming van sterk aangesloten componenten. De uitvinding voorziet efficiënte, rendabele formele controle van logische kringen en systemen gebruikend een methode die veel minder met behulp van computer duur dan andere bekende methodes is. Digraph wordt recursief ontbonden gebruikend reachabilityanalyse. De niet alledaagse, sterk aangesloten componenten die door het gebruik van de uitvinding worden afgeleid kunnen bij verwacht gedrag van een kring of een systeem worden vergeleken. Alternatief, kan de uitvinding worden toegepast om zogenaamde "slechte cycli" te ontdekken die in vele formele controleproblemen worden ontmoet.