The present co-synthesis technique takes as an input embedded system specification in terms of acyclic task graphs, system constraints, and a resource library consisting of several functional blocks such as processor cores, memory, proprietary and non-proprietary functional blocks, and generates a low-cost hardware and software architecture for systems-on-a-chip such that all real time constraints are met while minimizing average power dissipation. It employs a floor-planning based delay estimator during evaluation of various architectures. Actual delay measurements made on synthesized chips indicate that the delay estimator error is less than 12%. The technique can be extended to derive fault-tolerant architectures for systems-on-a-chip employed in critical applications. Fault-detection capability is imparted to the system by adding assertion and duplicate-and-compare tasks to the task graph specification prior to co-synthesis. Error recovery is achieved by switching to spare functional blocks. The reliability and availability of the architecture are evaluated during co-synthesis using Markov models. Application of the technique to examples from real-life systems such a cellular hand sets, video set-top boxes, frame relay interfaces, and Asynchronous Transfer Mode (ATM) switch controllers shows its efficacy. The technique is able to achieve up to 90% cost reduction by employing a systems-on-a-chip concept when compared to architectures employing discrete devices. The technique optimizes both power and fault-tolerance overhead.

La tecnica attuale di co-sintesi prende come specifica di sistema inclusa input in termini di grafici aciclici di operazione, vincoli del sistema e biblioteca delle risorse che consiste di parecchi blocchi funzionali quali i blocchetti funzionali riservati e non-riservati di nuclei, di memoria, del processor e genera un'architettura a basso costo del software e dei fissaggi per il sistema-su-un-circuito integrato tali che tutti i vincoli in tempo reale sono venuti a contatto di mentre minimizzano la dispersione media di alimentazione. Impiega una pavimento-progettazione basata fa ritardare l'estimatore durante la valutazione di varie architetture. Reale fa ritardare le misure effettuate sui circuiti integrati sintetizzati indicano che fa ritardare l'errore dell'estimatore è meno di 12%. La tecnica può estendersi per derivare le architetture fault-tolerant per il sistema-su-un-circuito integrato impiegato nelle applicazioni critiche. la possibilità di Difetto-rilevazione si comunica al sistema aggiungendo l'asserzione e duplic-e-confronta le mansioni alla specifica del grafico di operazione prima della co-sintesi. Il recupero di errore è realizzato commutando per risparmiare i blocchi funzionali. L'affidabilità e la disponibilità dell'architettura sono valutate durante la co-sintesi usando i modelli di Markov. L'applicazione della tecnica agli esempi dai sistemi in vivo regolatori così insiemi cellulari della mano, video scatole della regol-parte superiore, interfacce del relè della struttura ed interruttore di Asynchronous Transfer Mode (atmosfera) mostra la relativa efficacia. La tecnica può realizzare la riduzione di costo di fino a 90% impiegando un concetto del sistema-su-un-circuito integrato una volta confrontata alle architetture che impiegano i dispositivi discreti. La tecnica ottimizza sia l'alimentazione che le spese generali di difetto-tolleranza.