An information processing system has a plurality of modules, including a processor, a main memory and a plurality of I/O devices. A data cache comprises a cache data memory which is coupled to the processor which provides data to the processor in response to a load operation and for writing data from the processor in response to a store operation. A refill controller is coupled to the cache data memory for controlling the operation of the data cache in accordance with a specifiable policy. An external access controller is coupled to the cache data memory. The external access controller is coupled to an external memory bus, such that the contents of the cache data memory are accessible for read and write operations in response to read and write requests issued by the modules in the information processing system.

Un sistema de la tratamiento de la información tiene una pluralidad de módulos, incluyendo un procesador, de una memoria central y de una pluralidad de dispositivos de I/O. Un escondrijo de los datos abarca una memoria de los datos del escondrijo que se junte al procesador que proporciona datos al procesador en respuesta a una operación de la carga y para los datos de la escritura del procesador en respuesta a una operación del almacén. Un regulador del repuesio se junta a la memoria de los datos del escondrijo para controlar la operación del escondrijo de los datos de acuerdo con una política specifiable. Un regulador externo del acceso se junta a la memoria de los datos del escondrijo. El regulador externo del acceso se junta a un autobús externo de la memoria, tal que el contenido de la memoria de los datos del escondrijo es accesible para leído y escribe operaciones en respuesta a leído y escribe las peticiones publicadas por los módulos en el sistema de la tratamiento de la información.

 
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< Verifier to check intermediate language

< Error injection apparatus and method

> System controller with Integrated low latency memory using non-cacheable memory physically distinct from main memory

> Method for controlling concurrent cache replace and return across an asynchronous interface

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