A memory cell layout for use in a 1T/1C ferroelectric memory array includes an access transistor having a gate coupled to a word line and a current path coupled between a bit line and an internal cell node, a shunt word line extending across the memory cell that is electrically isolated from the word line and the access transistor within the physical boundary of the memory cell, and a ferroelectric capacitor coupled between the internal cell node and a plate line.

Une disposition de cellules de mémoire pour l'usage dans une rangée ferroelectric de la mémoire 1T/1C inclut un transistor d'accès ayant une porte couplée à une ligne de mot et un chemin courant couplée entre une ligne de peu et un noeud interne de cellules, une ligne de mot de shunt se prolongeant à travers la cellule de mémoire qui est électriquement isolée dans la ligne de mot et le transistor d'accès dans la limite physique de la cellule de mémoire, et un condensateur ferroelectric couplé entre le noeud interne de cellules et une ligne de plat.