A methodology for translating conditional expressions of a non-Verilog hardware description language (HDL) program, not readily recognized by Verilog HDL, which can then be used to prove out a logic circuit design. IF/CASE/COND (ICC) expressions occurring within the HDL program that are not recognized by Verilog HDL are categorized and accordingly translated to IF/CASE statements in Verilog HDL syntax. For ICC expressions that are part of a conditional or binary operator expression, a globally incremental variable that is representative of a corresponding variable of an ICC expression is created for each variable of the ICC expression. The ICC expression is then assigned to the globally incremental variable(s) which is placed in an always statement that is recognized by Verilog HDL. Synthesis can then be performed on the always statement by a processor to generate a logic circuit representative of the module of the non-Verilog HDL program. Translation of other conditional expressions in the non-Verilog HDL program, including simple ICC expressions, nested ICC expressions, special expressions, and edge-triggered statements, can additionally be performed.

Una metodologia per la traduzione delle espressioni condizionali di un programma di lingua di descrizione dei fissaggi del non-Verilog (HDL), riconosciuto non prontamente da Verilog HDL, che può allora essere usato per risultare verso l'esterno un disegno del circuito logico. Le espressioni di IF/CASE/COND (ICC) che accadono all'interno dei HDL si programmano che non sono riconosciuti da Verilog HDL sono categorizzati e di conseguenza sono tradotti alle dichiarazione di IF/CASE in sintassi di Verilog HDL. Per ICC le espressioni che fanno parte di un'espressione condizionale o binaria dell'operatore, una variabile globalmente incrementale che è rappresentante di una variabile corrispondente di un'espressione ICC è generata per ogni variabile dell'espressione ICC. L'espressione ICC allora è assegnata al variable(s) globalmente incrementale che è disposto sempre in una dichiarazione che è riconosciuta da Verilog HDL. La sintesi può allora essere effettuata sempre sulla dichiarazione da un processor per generare un rappresentante del circuito logico del modulo del programma del non-Verilog HDL. La traduzione di altre espressioni condizionali nel programma del non-Verilog HDL, compreso le espressioni semplici ICC, ha annidato ICC le espressioni, espressioni speciali e le dichiarazione edge-triggered, possono essere effettuate ulteriormente.