A collection of testing circuits are disclosed which can be used to form a
comprehensive built-in test system for MRAM arrays. The combination of
testing circuits can detect MRAM array defects including: open rows,
shorted memory cells, memory cells which are outside of resistance
specifications, and simple read/write pattern errors. The built-in test
circuits include a wired-OR circuit connecting all the rows to test for
open rows and shorted memory cells. A dynamic sense circuit detects
whether the resistance of memory cells is within specified limits. An
exclusive-OR gate combined with global write controls is integrated into
the sense amplifiers and is used to perform simple read-write pattern
tests. Error data from the margin tests and the read-write tests are
reported through a second wired-OR circuit. Outputs from the two wired-OR
circuits and the associated row addresses are reported to the test
processor or recorded into an on-chip error status table.
Eine Ansammlung prüfenstromkreise werden freigegeben, die benutzt werden können, um ein komplettes System des eingebauten Tests für MRAM Reihen zu bilden. Die Kombination der prüfenstromkreise kann MRAM Reihe Defekte einschließlich ermitteln: öffnen Sie Reihen, kurzgeschlossene Speicherzellen, Speicherzellen, die außerhalb der Widerstand Spezifikationen sind, und einfache Lese-Schreibmusterstörungen. Die Stromkreise des eingebauten Tests schließen a mit einOder umkreisen das Anschließen aller Reihen an Test für geöffnete Reihen und kurzgeschlossene Speicherzellen. Ein dynamischer Richtung Stromkreis ermittelt, ob der Widerstand der Speicherzellen innerhalb der spezifizierten Begrenzungen ist. Exklusiv-Oder Gatter kombinierte mit globalem schreiben Kontrollen wird integriert in die Richtung Verstärker und wird verwendet, einfache Lese-Schreibmustertests durchzuführen. Störung Daten von den Seitenrandtests und von den Lese-Schreibtests werden durch eine Sekunde verdrahten-Oder einen Stromkreis berichtet. Ausgänge von den zwei verdrahten-Oder Stromkreise und die verbundenen Reihe Adressen werden den Testprozessor berichtet oder notiert in eine Aufspan Fehler-Status Tabelle.
