The present invention provides a formal equivalence verification method and system to determine the compatibility, or nonsimilarity, of two or more circuit designs. The method and system can check the corresponding verification nodes or candidates for cut points while accounting for input vectors including environmental conditions. The method and system may produce an answer for the user to indicate, for example, compatibility or disimilarity.

A invenção atual fornece um método e um sistema para determinar a compatibilidade, ou um nonsimilarity de equivalência formal da verificação, de dois ou mais projetos de circuito. O método e o sistema puderem verificar os nós ou os candidatos correspondentes da verificação para ver se há pontos cortados quando contabilidade para vetores da entrada including circunstâncias ambientais. O método e o sistema podem produzir uma resposta para que o usuário indique, para o exemplo, a compatibilidade ou o disimilarity.