Emulation and debug circuitry is provided that can be incorporated into a variety of digital systems. A stop mode of operation is provided in which an associated processor stops processing instructions in response to a debug event. A real-time mode of operation is provided in which the processor stops processing background instructions in response to a debug event, but in which high priority interrupts are still processed. Interrupts are classified and processed accordingly when the processor is stopped by a debug event. While suspended for a debug event, a frame counter keeps track of interrupt debug state if multiple interrupts occur. While running or suspended, the emulation circuitry can jam an instruction into the instruction register of the processor to cause processor resources to be read or written on behalf of the emulation circuitry. Read/write transactions are qualified by an expected frame count to maintain correspondence between test host software and multiple debug/interrupt events. Architecture and instruction set are optimized for low power consumption and high efficiency execution of DSP algorithms, such as for wireless telephones, as well as pure control tasks.

La emulación y elimina errores del trazado de circuito es a condición de que puede ser incorporado en una variedad de sistemas digitales. Se proporciona un modo de operación de la parada en el cual un procesador asociado para el procesar de instrucciones en respuesta a un acontecimiento del eliminar errores. Se proporciona un modo de operación en tiempo real en el cual el procesador para el procesar de instrucciones del fondo en respuesta a un acontecimiento del eliminar errores, pero en qué interrupciones de alta prioridad todavía se procesan. Las interrupciones se clasifican y se procesan por consiguiente cuando el procesador es parado por un acontecimiento del eliminar errores. Mientras que está suspendido para un acontecimiento del eliminar errores, un contador del marco no pierde de vista la interrupción elimina errores del estado si ocurren las interrupciones múltiples. Mientras que es corriente o suspendido, el trazado de circuito de la emulación puede atorar una instrucción en el registro de la instrucción del procesador de hacer recursos del procesador ser leído o ser escrito a nombre del trazado de circuito de la emulación. Las transacciones de lectura/grabación son calificadas por una cuenta prevista del marco mantener correspondencia entre el software del anfitrión de la prueba y los acontecimientos múltiples de debug/interrupt. La arquitectura y el sistema de instrucción se optimizan para el consumo de energía bajo y la ejecución de la eficacia alta de los algoritmos de DSP, por ejemplo para los teléfonos sin hilos, así como tareas puras del control.