An arbitration method and circuit for control of double data rate ("DDR")
dynamic random access memory ("DRAM") device first-in, first-out ("FIFO")
registers which allows the data path of the device to be functional over a
wider range of system clock and delay locked loop ("DLL") clock signal
skews. By comparing the system and DLL clocks, the circuit and method of
the present invention determines whether the DLL clock should be
considered "faster" than the system clock, or "slower." Functionally, it
then attempts to force all cases into the "fast" condition until a
determination is made that the amount of advance is now so fast, that data
corruption in the pipeline might occur. Only in this case will it force
the result to be "slow," adding 1 cycle to the output control path, and
thereby correcting the data flow. In a particular embodiment disclosed
herein, the overlaps (both clocks=1) of the DLL and system clock are
compared against a predetermined limit. This predetermined limit, or
delay, is based on knowledge of the entire data path and how much total
advance in the DLL can be accurately supported.
Une méthode arbitrale et un circuit pour la commande du double dispositif dynamique de mémoire à accès sélective du débit ("DDR") ("DRACHME") premier-dans, les premiers-dehors ("fifo") registres qui permet à la circulation de données du dispositif d'être fonctionnelle sur un éventail d'horloge de système et de retarder le signal verrouillé d'horloge de la boucle ("DLL") biaise. En comparant le système et des horloges de DLL, le circuit et la méthode de la présente invention détermine si l'horloge de DLL devrait être considérée "plus rapide" que l'horloge de système, ou "plus lent." Fonctionellement, elle essaye alors de forcer tous les cas dans l'état "rapide" jusqu'à ce qu'une détermination soit faite que la quantité d'avance est maintenant tellement rapidement, que la corruption de données dans la canalisation pourrait se produire. Seulement dans ce cas-ci volonté il force que le résultat à être "ralentissent," ajoutant 1 cycle au chemin de commande de rendement, et en corrigeant de ce fait les données flux. Dans un mode de réalisation particulier a révélé ci-dessus, les chevauchements (clocks=1) du DLL et l'horloge de système sont comparées contre une limite prédéterminée. Cette limite prédéterminée, ou retardez, est basé sur la connaissance de la circulation de données entière et combien avance totale dans le DLL peut être exactement soutenue.
