A method of analyzing I/O cell layouts for integrated circuits, such as ASICs, includes defining a proposed I/O cell layout on a selected chip image, providing a set of limit rules for electromigration, IR voltage drop and di/dt noise for the selected chip image, providing characteristics for each I/O cell type used in the proposed I/O cell layout, checking the proposed I/O cell layout by applying the limit rules to the proposed I/O cell layout and reporting all I/O cells used in the proposed I/O cell layout that do not meet the limit rules for the selected chip image.

Um método de analisar disposições da pilha de I/O para circuitos integrados, tais como ASICs, inclui definir uma disposição proposta da pilha de I/O em uma imagem selecionada da microplaqueta, fornecendo um jogo do limite governa para o electromigration, a queda de tensão IR e o ruído de di/dt para a imagem selecionada da microplaqueta, fornecendo características para cada tipo da pilha de I/O usado na disposição proposta da pilha de I/O, verificando a disposição proposta da pilha de I/O aplicando as réguas do limite à disposição proposta da pilha de I/O e relatando todas as pilhas de I/O usadas na disposição proposta da pilha de I/O que não se encontram com as réguas do limite para a imagem selecionada da microplaqueta.