Method and system for receiving each data element of an array once and simultaneously forming an EDC error detection term, two ECC P-parity checkbytes and two ECC-Q-parity checkbytes for the array. Each data element is read once from memory and is received by an EDC processor, by an ECC-P processor and by an ECC-Q processor and is processed in parallel and substantially simultaneously by the three processors to form an EDC error detection term and the ECC-P-parity and ECC-Q-parity checkbytes, using shift registers with feed-back and/or weighted summation of selected register contents.

Μέθοδος και σύστημα για κάθε στοιχείο στοιχείων μιας σειράς μιά φορά και ταυτόχρονα έναν όρο ανίχνευσης λάθους EDC, ecc δύο την π-ισότητα checkbytes και την εθθ-q-jso'tita δύο checkbytes για τη σειρά. Κάθε στοιχείο στοιχείων διαβάζεται μιά φορά από τη μνήμη και παραλαμβάνεται από έναν επεξεργαστή EDC, από έναν επεξεργαστή εθθ-π και από έναν επεξεργαστή εθθ-q και είναι επεξεργασμένος παράλληλα παράλληλος και ουσιαστικά ταυτόχρονα από τους τρεις επεξεργαστές για να διαμορφώσει έναν όρο ανίχνευσης λάθους EDC και την εθθ-π-ισότητα και την εθθ-q-jso'tita checkbytes, χρησιμοποιώντας τους καταλόγους μετατόπισης με την ανατροφοδότηση ή/και το σταθμισμένο άθροισμα του επιλεγμένου περιεχομένου καταλόγων.