A system and method are proposed for estimating interconnect delay in an Integrated Circuit (IC). A formula for effective capacitance is derived which considers the effect of slew as well as resistive shielding of capacitance, thus yielding more accurate delays for both the interconnects and the source driver (transistor gate). In the system and method, a resistor-capacitor (RC) tree model is used for iterative calculations of effective capacitance and slew for each RC tree node. The effective capacitance is determined for each node by proceeding outward from the source to the sinks, and the slew for each node is determined, using the effective capacitances just determined, by proceeding inward from the sinks to the source node. Once the source node slew determined at a previous iteration is within a specified threshold of the source node slew in the present iteration, the method stops and stores the present iteration values as the final estimates.

Система и метод предложены для оценивать interconnect задерживают в интегрированной цепи (IC). Формула для эффективной емкости выведена рассматривает влияние slew также,как сопротивляющий защищать емкости, таким образом производить точное задерживает и для соединяет и водитель источника (строб транзистора). В системе и методе, модель вала резистор-kondensatora (RC) использована для итеративных вычислений эффективных емкости и slew для каждого узла вала RC. Эффективная емкость обусловлена для каждого узла путем продолжать наружу от источника к раковинам, и обусловлен slew для каждого узла, использующ эффективные емкости как раз обусловленные, путем продолжать внутрь от раковин к узлу источника. Как только slew узла источника обусловленный на ранее итерировании находится внутри определенный порог slew узла источника в присытствыющем итерировании, метод останавливает и хранит присытствыющие значения итерирования как окончательные предварительные подчеты.