A method is disclosed for identifying FETs that comprise NAND and NOR logic gates in a circuit design having numerous FETs. A potential logic gate output node is queried to determine the configuration of FETs around the output node. FETs connected directly between the output node and either a high or low potential (VDD or GND) are identified and stored to memory along with a their corresponding gate signals. Branch FETs that are of a different type than the directly-connected FETs and that are channel-connected between the output node and either VDD or GND are also identified. If a gate signal for each FET in a branch corresponds to a gate signal of a directly-connected FET at the same output node, then a logic gate exists.

Une méthode est révélée pour l'identification des FETS qui comportent le non-et et NI les portes de logique dans une conception de circuit ayant de nombreux FETS. Un noeud potentiel de rendement de porte de logique est questionné pour déterminer la configuration des FETS autour du noeud de rendement. Les FETS se sont reliés directement entre le noeud de rendement et un potentiel élevé ou bas (VDD ou terre) sont identifiés et stockés à la mémoire avec leurs signaux correspondants d'une porte. Des FETS de branche qui sont d'un type différent que les FETS direct-reliés et qui canal-sont reliés entre le noeud de rendement et VDD ou terre sont également identifiés. Si un signal de porte pour chaque FET dans une branche correspond à un signal de porte d'un FET direct-relié au même noeud de rendement, alors une porte de logique existe.