Disclosed is a multiprocessor data processing system that executes loads transactions out of order with respect to a barrier operation. The data processing system includes a memory and a plurality of processors coupled to an interconnect. At least one of the processors includes an instruction sequencing unit for fetching an instruction sequence in program order for execution. The instruction sequence includes a first and a second load instruction and a barrier instruction, which is between the first and second load instructions in the instruction sequence. Also included in the processor is a load/store unit (LSU), which has a load request queue (LRQ) that temporarily buffers load requests associated with the first and second load instructions. The LRQ is coupled to a load request arbitration unit, which selects an order of issuing the load requests from the LRQ. Then a controller issues a load request associated with the second load instruction to memory before completion of a barrier operation associated with the barrier instruction. Alternatively, load requests are issued out-of-order with respect to the program order before or after the barrier instruction. The load request arbitration unit selects the request associated with the second load instruction before a request associated with the first load instruction, and the controller issues the request associated with the second load instruction before the request associated with the first load instruction and before issuing the barrier operation.

Gegeben ein Datenverarbeitungssystem des Mehrprozessorsystems frei, das die Lasten Verhandlungen durchführt, die in Bezug auf einen Sperre Betrieb außer Betrieb sind. Das Datenverarbeitungssystem schließt ein Gedächtnis und eine Mehrzahl der Prozessoren ein, die zu einer Verknüpfung verbunden werden. Einer mindestens der Prozessoren schließt eine Anweisungsfolgemaßeinheit für das Holen einer Anweisungsfolge im Programmauftrag für Durchführung ein. Die Anweisungsfolge schließt eine erste und zweite Last Anweisung und eine Sperre Anweisung ein, die zwischen den ersten und zweiten Last Anweisungen in der Anweisungsfolge ist. Auch im Prozessor geschlossen eine load/store Maßeinheit (LSU) ein, die eine Last Antragwarteschlange (LRQ) diese abdämpft vorübergehend die Last Anträge hat, die mit den ersten und zweiten Last Anweisungen verbunden sind. Das LRQ wird zu einer Last Antrag-Schlichtung Maßeinheit verbunden, die einen Auftrag der Ausgabe der Last Anträge vom LRQ vorwählt. Dann gibt ein Steuerpult einen Last Antrag heraus, der mit der zweiten Last Anweisung zum Gedächtnis vor Beendigung eines Sperre Betriebes verbunden ist, der mit der Sperre Anweisung verbunden ist. Wechselweise sind Last Anträge in Bezug auf den Programmauftrag vor oder nach der Sperre Anweisung herausgegebenes gestörtes. Die Last Antrag-Schlichtung Maßeinheit wählt den Antrag vor, der mit der zweiten Last Anweisung verbunden ist, bevor ein Antrag mit der ersten Last Anweisung verband, vor der Ausgabe des Sperre Betriebes und der Steuerpult gibt den Antrag heraus, der mit der zweiten Last Anweisung vor dem Antrag verbunden ist, der mit der ersten Last Anweisung verbunden ist und.