A method for use in the hierarchical design of integrated circuits having at least one module, each the module having functional memory elements and combinational logic, the method comprising reading in a description of the circuit; replacing the description of each functional memory element of the modules with a description of a scannable memory element configurable in scan mode and capture mode; partitioning each module into an internal partition and a peripheral partition by converting the description of selected scannable memory elements into a description of peripheral scannable memory elements which are configurable in an internal test mode, an external test mode and a normal operation mode; modifying the description of modules in the circuit description so as to arrange the memory elements into scan chains in which peripheral and internal scannable memory elements of each module are controlled by an associated module test controller when configured in internal test mode; and peripheral scannable memory elements of each module are controlled by a top-level test controller when configured in an external test mode; and verifying the correct operation of the internal test mode and the external test mode of the circuit.

Un método para el uso en el diseño jerárquico de los circuitos integrados que tienen por lo menos un módulo, cada el módulo que tiene elementos funcionales y lógica combinational, el método de la memoria que abarca la lectura en una descripción del circuito; substituyendo la descripción de cada elemento funcional de la memoria de los módulos por una descripción de un elemento scannable de la memoria configurable en modo de exploración y modo de la captura; repartiendo cada módulo en una partición interna y una partición periférica convirtiendo la descripción de los elementos scannable seleccionados de la memoria en una descripción de los elementos scannable periféricos de la memoria que son configurables en un modo interno de la prueba, un modo externo de la prueba y un modo normal de la operación; modificando la descripción de módulos en la descripción del circuito para arreglar los elementos de la memoria en las cadenas de la exploración en las cuales los elementos scannable periféricos e internos de la memoria de cada módulo son controlados por un regulador asociado de la prueba de módulo cuando están configurados en modo interno de la prueba; y los elementos scannable periféricos de la memoria de cada módulo son controlados por un regulador a nivel superior de la prueba cuando están configurados en un modo externo de la prueba; y verificando la operación correcta del modo interno de la prueba y del modo externo de la prueba del circuito.