A P-stage shift register or counter is added to the charge pump and/or to the phase frequency detector of a phase locked loop circuit to keep the output clock stable enough from the locked frequency value and available for long enough after the input reference clock has been removed. This mode is called the phase locked loop (PLL) free running mode (FRM) and is activated as soon as the device has detected the loss of the input reference clock of the phase locked loop. Once the free running mode is activated the charge pump automatically enters its high impedance state resulting in a slower frequency shift process at the PLL output in comparison to a conventional PLL. This main advantage of this PLL circuit is that the system clock is kept running for long enough so that the system can issue a fault report through another logic and memory device when the reference clock is suddenly removed either accidentally or not.

Добавлены, что к насосу обязанности and/or к детектору частоты участка зафиксированной участком цепи петли держат сдвиговый регистр или счетчик П-3tapa конюшню часов выхода достаточно от locked значения частоты и имеющеся для long enough после того как извлекались часы справки входного сигнала. Этот режим вызван зафиксированным участком режимом петли (PLL) свободно идущим (FRM) и активирован как только приспособление обнаружит потерю часов справки входного сигнала петли зафиксированной участком. Как только свободно идущий режим активирован насос обязанности автоматически входит в свое высокое положение импеданса resulting in более медленный процесс переноса частоты на PLL ом in comparison to обычное PLL. Это главное преимущество этой цепи PLL что часы системы сдержаны побежать для long enough так, что система сможет выдать отчет о недостатка через другое приспособление логики и памяти когда часы справки неожиданно извлечутся или случайно или не.