A computer processor includes a replay system to replay instructions which have not executed properly and a first event pipeline coupled to the replay system to process instructions including any replayed instructions. A second event pipeline is provided to perform additional processing on an instruction. The second event pipeline has an ability to detect one or more faults occurring therein. The processor also includes a synchronization circuit coupled between the first event pipeline and the second event pipeline to synchronize faults occurring in the second event pipeline to matching instruction entries in the first event pipeline.

Um processador do computador inclui um sistema do replay para replay as instruções que não executaram corretamente e um primeiro encanamento do evento acoplado ao sistema do replay para processar instruções including todas as instruções replayed. Um segundo encanamento do evento é fornecido para executar processar adicional em uma instrução. O segundo encanamento do evento tem uma abilidade de detectar um ou mais falha que ocorre nisso. O processador inclui também um circuito da sincronização acoplado entre o primeiro encanamento do evento e o segundo encanamento do evento para sincronizar as falhas que ocorrem no segundo encanamento do evento às entradas combinando da instrução no primeiro encanamento do evento.