A computer system is described including a processor for executing instructions, a memory module for storing instructions and data, and a memory controller coupled between the processor and the memory module. The memory controller provides a differential clock signal and memory access signals which are routed to the memory module. The memory module includes multiple memory devices coupled to a clock buffer. The clock buffer produces a new single-ended "regenerated" clock signal from the differential clock signal. The clock buffer includes an input buffer circuit and a phase-locked loop (PLL). The input buffer circuit receives the differential clock signal from the memory controller and produces a single-ended reference clock signal from the differential clock signal. The PLL produces the regenerated clock signal substantially at the same frequency of, and in synchronization with, the single-ended reference clock signal produced by the input buffer circuit. Each of the multiple memory devices is coupled to receive the regenerated clock signal, and the operations of the multiple memory devices are synchronized to the regenerated clock signal. The multiple memory devices within the memory module may be coupled to receive the memory access signals produced by the memory controller, and may store data or retrieve data in response to the memory access signals and the regenerated clock signal. The multiple memory devices may include synchronous dynamic random access memory (SDRAM) devices, and the memory module may be a dual in-line memory module (DIMM).

Un système informatique est décrit comprenant un processeur pour exécuter des instructions, un module de mémoire pour stocker des instructions et des données, et un contrôleur de mémoire couplé entre le processeur et le module de mémoire. Le contrôleur de mémoire fournit un signal d'horloge différentielle et les signaux d'accès mémoire qui sont conduits au module de mémoire. Le module de mémoire inclut les blocs de mémoires multiples couplés à un amortisseur d'horloge. L'amortisseur d'horloge produit un nouveau signal "régénéré" assymétrique d'horloge à partir du signal d'horloge différentielle. L'amortisseur d'horloge inclut un circuit d'amortisseur d'entrée et une boucle phase-verrouillée (PLL). Le circuit d'amortisseur d'entrée reçoit le signal d'horloge différentielle du contrôleur de mémoire et produit un signal assymétrique d'horloge de référence à partir du signal d'horloge différentielle. Le PLL produit le signal régénéré d'horloge sensiblement à la même fréquence, et dans la synchronisation avec, du signal assymétrique d'horloge de référence produit par le circuit d'amortisseur d'entrée. Chacun des blocs de mémoires multiples est couplé pour recevoir le signal régénéré d'horloge, et les fonctionnements des blocs de mémoires multiples sont synchronisés au signal régénéré d'horloge. Les blocs de mémoires multiples dans le module de mémoire peuvent être couplés pour recevoir les signaux d'accès mémoire produits par le contrôleur de mémoire, et peuvent stocker des données ou rechercher des données en réponse aux signaux d'accès mémoire et à l'horloge régénérée signalez. Les blocs de mémoires multiples peuvent inclure les dispositifs dynamiques synchrones de la mémoire à accès sélective (SDRAM), et le module de mémoire peut être un module intégré duel de mémoire (DIMM).