An SRAM memory cell includes two inverters connected in complement with each other. Each inverter includes one NMOS transistor and one PMOS transistor. The gate of the NMOS transistor in one inverter is connected to the drain of the NMOS transistor in the other inverter and this forms a first node. The drain of the NMOS transistor in one inverter is connected to the gate of the NMOS transistor in the other inverter and this forms a second node. The drain of an another PMOS transistor and the gate of still another PMOS transistor are connected to the first node. The drain of the still another PMOS transistor and the gate of the another PMOS transistor are connected to the second node. The gate capacitance and drain capacitance of these PMOS transistors is appended to the two nodes.

Une cellule de mémoire de SRAM inclut deux inverseurs reliés dans le complément à l'un l'autre. Chaque inverseur inclut un transistor de NMOS et un transistor de PMOS. La porte du transistor de NMOS dans un inverseur est reliée au drain du transistor de NMOS dans l'autre inverseur et ceci forme un premier noeud. Le drain du transistor de NMOS dans un inverseur est relié à la porte du transistor de NMOS dans l'autre inverseur et ceci forme un deuxième noeud. Le drain d'un autre transistor de PMOS et la porte d'immobile un autre transistor de PMOS sont reliés au premier noeud. Le drain toujours de l'un autre transistor de PMOS et la porte de l'un autre transistor de PMOS sont reliés au deuxième noeud. La capacité de porte et la capacité de drain de ces transistors de PMOS est apposée aux deux noeuds.