A built-in-self-test (BIST) circuit for RAMBUS DRAM is disclosed. Unlike
other conventional memory devices, a RAMBUS DRAM operates at a much higher
speed (e.g., 400 MHz) with a complicated protocol imposed on its input
stimuli. In order to provide at-speed testing, a new BIST architecture is
needed. The new architecture consists of three major components--two
interacting finite state machines (FSMs) and a high-speed time-division
multiplexer. The two finite state machines, defining the underlying test
algorithms jointly, are used to generate a sequence of generic memory
commands. Through the time-division multiplexer, each memory command is
then further mapped into a multi-cycle packet compliant to the
specification of a target RAMBUS DRAM. Among these components, the finite
state machines often form the performance bottleneck. A simple
master-slave synchronization mechanism is used to convert these two finite
state machines into a multi-cycle path component, thereby eliminating the
timing criticality.
Um circuito do constr-em-self-teste (BIST) para o DRAM de RAMBUS é divulgado. Ao contrário de outros dispositivos de memória convencionais, um DRAM de RAMBUS opera-se em uma velocidade muito mais elevada (por exemplo, 400 megahertz) com um protocolo complicado imposto em seus stimuli da entrada. A fim fornecer a em-velocidade que testa, uma arquitetura nova de BIST é needed. A arquitetura nova consiste em três componentes principais -- duas máquinas de estado finito de interação (FSMs) e um multiplexer time-division de alta velocidade. As duas máquinas de estado finito, definindo os algoritmos subjacentes do teste conjuntamente, são usadas gerar uma seqüência de comandos genéricos da memória. Através do multiplexer time-division, cada comando da memória mais adicional é traçado então em um pacote do multi-cycle compliant à especificação de um DRAM do alvo RAMBUS. Entre estes componentes, as máquinas de estado finito dão forma frequentemente ao bottleneck do desempenho. Um mecanismo master-slave simples da sincronização é usado converter estas duas máquinas de estado finito em um componente do trajeto do multi-cycle, eliminando desse modo o criticality do sincronismo.
