A synchronous DRAM has cell arrays arranged in matrix, divided into banks accessed asynchronously, and n bit I/O buses for transferring data among the cell arrays. In the DRAM, the banks are divided into m blocks, the n-bit I/O buses located between adjacent banks, is used for time sharing between adjacent banks in common, the n bit I/O buses, used for time sharing between adjacent banks in common, are grouped into n/m-bit I/O buses, every n/m bits for each block of m blocks of bank, and in each block in each bank, data input/output are carried out between the n/m-bit I/O buses and data bus lines in each block. A synchronous DRAM includes a first and second internal clock systems for controlling a burst data transfer in which a string of burst data being transferred in synchronism with an external clock signal, when one of the internal clock systems is driven, the burst data transfer is commenced immediately by the selected internal clock system.

Одновременный DRAM имеет аранжированные блоки клетки в матрице, разделенной в крены достиганные asynchronously, и шины бита I/O н для перенося данных среди блоков клетки. В DRAM, крены разделены в блоки м, шины н-bita I/O расположенные между смежными кренами, использованы на время между смежными кренами в общем, шинами бита I/O н, используемыми на время между смежными кренами в общем, собраны в шины n/m-bit I/O, биты каждого n/m для каждого блока блоков м крена, и в каждый блок в каждом крене, вход-выход данных снесен вне между шинами n/m-bit I/O и линиями шины данных в каждом блоке. Одновременный DRAM вклюает первые и вторые внутренне системы часов для контролировать передачу данных взрыва в шнур данных по взрыва будучи перенесенным в синхронизм с внешним сигналом часов, когда управляется одна из внутренне систем часов, передача данных взрыва начат немедленно выбранной внутренне системой часов.