Fault coverage for the programmable interconnect of a programmable logic device (PLD) is provided. A user's design is modeled, thereby determining the programmable interconnect path in the device. The user's logic design is then modified, thereby facilitating the detection of faults. Specifically, any function generators in the PLD are implemented as predetermined logic gates, thereby forming a logic gate tree design. The synchronous elements in the user's design are preserved and transformed, if necessary, to provide controllability. Then, a vector can be exercised in the new design. A first readback of the PLD can be compared to a second readback of a fault-free model of the design.

La cobertura de la avería para la interconexión programable de un dispositivo de lógica programable (PLD) se proporciona. El diseño de un usuario se modela, de tal modo determinando la trayectoria programable de la interconexión en el dispositivo. El diseño de la lógica del usuario entonces se modifica, de tal modo facilitando la detección de averías. Específicamente, cualquier generador de función en el PLD se pone en ejecucio'n como puertas predeterminadas de la lógica, de tal modo formando un diseño del árbol de la puerta de la lógica. Los elementos síncronos en el diseño del usuario se preservan y se transforman, en caso de necesidad, para proporcionar controlabilidad. Entonces, un vector se puede ejercitar en el nuevo diseño. Un primer repaso del PLD se puede comparar a un segundo repaso de un modelo sin fallos del diseño.