A data processing apparatus includes a central processing unit and a memory configurable as cache memory and directly addressable memory. The memory is selectively configurable as cache memory and directly addressable memory by configuring a selected number of ways as directly addressable memory and configuring remaining ways as cache memory. Control logic inhibits indication that tag bits matches address bits and that a cache entry is the least recently used for cache eviction if the corresponding way is configured as directly addressable memory. In an alternative embodiment, the memory is selectively configurable as cache memory and directly addressable memory by configuring a selected number of sets equal to 2.sup.M, where M is an integer, as cache memory and configuring remaining sets as directly addressable memory.

Een gegevensverwerkingsapparaat omvat een centrale verwerkingseenheid en een geheugen configureerbaar als voorgeheugen en direct adresseerbaar geheugen. Het geheugen is selectief configureerbaar als voorgeheugen en direct adresseerbaar geheugen door een geselecteerd aantal manieren te vormen als direct adresseerbaar geheugen en het blijven te vormen manieren als voorgeheugen. De logica van de controle remt aanwijzing dat de gelijken van markeringsbeetjes beetjes richten en dat een geheim voorgeheugeningang meest minst onlangs gebruikt voor geheim voorgeheugeneviction is als de overeenkomstige manier als direct adresseerbaar geheugen wordt gevormd. In een alternatieve belichaming, is het geheugen selectief configureerbaar als voorgeheugen en direct adresseerbaar geheugen door een geselecteerd aantal reeksen te vormen gelijk aan 2.sup.M, waar M een geheel, als voorgeheugen en het vormen het blijven reeksen als direct adresseerbaar geheugen is.