An internal memory in an ASIC device which is capable of allowing timing constraints to control signals in an asynchronous two-port RAM is disclosed. The present internal memory includes delays which synchronizes the timing of the read and write signals. Also, a method for easily and accurately testing a two-port RAM is disclosed, allowing a stable implementation of an internal memory in an ASIC device.

Een intern geheugen in een apparaat ASIC dat timingsbeperkingen aan controlesignalen in een asynchrone two-port RAM kan toestaan wordt onthuld. Het huidige interne geheugen omvat vertragingen wat de timing van gelezen synchroniseert en schrijft signalen. Ook, wordt een methode om een two-port RAM gemakkelijk en nauwkeurig te testen onthuld, toestaand een stabiele implementatie van een intern geheugen in een apparaat ASIC.