A cache coherent distributed shared memory multi-processor computer system is provided with a memory controller which includes a recall unit. The recall unit allows selective forced write-backs of dirty cache lines to the home memory. After a request is posted in the recall unit, a recall ("flush") command is issued which forces the owner cache to write-back the dirty cache line to be flushed. The memory controller will inform the recall unit as each recall operation is completed. The recall unit operation will be interrupted when all flush requests are completed.

Un système informatique partagé réparti logique de multiprocesseur de mémoire de cachette est équipé de contrôleur de mémoire qui inclut une unité de rappel. L'unité de rappel permet des ristournes obligatoires sélectives des lignes sales de cachette à la mémoire à la maison. Après qu'une demande soit signalée dans l'unité de rappel, on publie commande de rappel (une "affleurant") qui force la cachette de propriétaire à la ristourne la ligne sale de cachette pour être rincée. Le contrôleur de mémoire informera l'unité de rappel comme chaque opération de rappel est accomplie. L'opération d'unité de rappel sera interrompue quand tous des demandes affleurantes sont accomplis.