A digital image processor is provided. The digital image processor includes a shift register having a number of serially connected registers. The shift register is receptive to an image data word signal and has a plurality of taps. A coefficient store provides a number of quantized coefficients in which the number of coefficients stored corresponds to an integer multiple of the taps. A number of multipliers are provided, each having a first input coupled to a tap of the shift register and having a second input coupled to the coefficient store to receive a coefficient to provide a number of multiplied output. An adder is coupled to the multiplied outputs, wherein the adder generates a filtered and scaled image data output signal.

Un processeur d'image numérique est fourni. Le processeur d'image numérique inclut un registre à décalage ayant un certain nombre de registres en série reliés. Le registre à décalage est réceptif à un signal de mot contenant des données d'image et a une pluralité de robinets. Un magasin de coefficient fournit un certain nombre de coefficients quantized dans lesquels le nombre de coefficients stockés correspond à un multiple de nombre entier des robinets. Un certain nombre de multiplicateurs sont fournis, chacun qui fait coupler une première entrée à un robinet du registre à décalage et qui fait coupler une deuxième entrée au magasin de coefficient pour recevoir un coefficient pour fournir un certain nombre de rendement multiplié. Un additionneur est couplé aux sorties multipliées, où l'additionneur produit d'un signal de sortie filtré et mesuré de données d'image.