A circuit is designed with a first register circuit (364) arranged to store a state matrix. A memory circuit (710) is arranged to store a plurality of addressable matrices. A control circuit (700) is coupled to receive a delay value and a clock signal. The control circuit is arranged to address a selected matrix from the plurality of addressable matrices in response to the delay value and the clock signal. A backward register circuit (420) is coupled (712) to receive the selected matrix. The backward register circuit is arranged to produce a plurality of shifted matrices from the selected matrix in response to the clock signal. A logic circuit (330-354) is coupled to receive the state matrix, the selected matrix and the plurality of shifted matrices. The logic circuit produces a logical combination of the state matrix and each of the selected matrix and the plurality of shifted matrices.

Un circuit est conçu avec un premier circuit de registre (364) disposé pour stocker une matrice d'état. Un circuit de mémoire (710) est arrangé pour stocker une pluralité de matrices accessibles. Un circuit de commande (700) est couplé pour recevoir une valeur de retarder et un signal d'horloge. Le circuit de commande est arrangé pour adresser une matrice choisie de la pluralité de matrices accessibles en réponse à la valeur de retarder et au signal d'horloge. Un circuit en arrière de registre (420) est couplé (712) pour recevoir la matrice choisie. Le circuit en arrière de registre est arrangé pour produire une pluralité de matrices décalées à partir de la matrice choisie en réponse au signal d'horloge. Un circuit logique (330-354) est couplé pour recevoir la matrice d'état, la matrice choisie et la pluralité de matrices décalées. Le circuit logique produit une combinaison logique de la matrice d'état et de chacune de la matrice choisie et la pluralité de matrices décalées.