Method of creating conformal outlines for use in transistor level semiconductor layouts

   
   

A conformal outline of a well which is to receive elements of a circuit is formed from one or more candidate rectangles which enclose input rectangles. The one or more candidate rectangles are determined based upon a cost of the candidate rectangles determined therefor based on the overlap of the candidate rectangles with one or more penalty or avoid rectangles. Each input rectangle represents an area where it is desired to place elements of the circuit and each penalty or avoid rectangle represent an area where it is desired to avoid placing elements of the circuit. To determine the candidate rectangle(s) having the most advantageous cost, a side and/or an edge of each candidate rectangle is positioned at or near plural locations where the sides and/or edges of the input rectangles reside and a cost is determined therefor. The candidate rectangle(s) having the most favorable cost are then utilized as solution rectangles for the conformal outline.

Μια σύμμορφη περίληψη ενός φρεατίου που πρόκειται να λάβει τα στοιχεία ενός κυκλώματος διαμορφώνεται από ένα ή περισσότερα ορθογώνια υποψηφίων που εσωκλείουν τα ορθογώνια εισαγωγής. Τα ένα ή περισσότερα ορθογώνια υποψηφίων καθορίζονται βασισμένος σε ένα κόστος των ορθογωνίων υποψηφίων που καθορίζονται γί αυτό βασισμένος στην επικάλυψη των ορθογωνίων υποψηφίων με μια ή περισσότερη ποινική ρήτρα ή αποφεύγουν τα ορθογώνια. Κάθε ορθογώνιο εισαγωγής αντιπροσωπεύει μια περιοχή όπου επιδιώκεται να τοποθετηθούν τα στοιχεία του κυκλώματος και κάθε ποινική ρήτρα ή να αποφύγουν το ορθογώνιο αντιπροσωπεύει μια περιοχή όπου επιδιώκεται να αποφύγει τα στοιχεία του κυκλώματος. Για να καθορίσουν το ορθογώνιο υποψηφίων (σ) που έχει το πιό συμφέρον κόστος, μια πλευρά ή/και μια άκρη κάθε ορθογωνίου υποψηφίων τοποθετούνται σε ή κοντά στις θέσεις πληθυντικού όπου οι πλευρές ή/και οι άκρες των ορθογωνίων εισαγωγής κατοικούν και ένα κόστος καθορίζεται γί αυτό. Το ορθογώνιο υποψηφίων (σ) που έχει το ευνοϊκότερο κόστος χρησιμοποιείται έπειτα ως ορθογώνια λύσης για τη σύμμορφη περίληψη.

 
Web www.patentalert.com

< Sets of rate-compatible universal turbo codes nearly optimized over various rates and interleaver sizes

< System and method for performing design rule check

> Semiconductor integrated circuit device capable of switching mode for trimming internal circuitry through JTAG boundary scan method

> Nonvolatile semiconductor memory device having plural memory circuits selectively controlled by a master chip enable terminal or an input command and outputting a pass/fail result

~ 00105