A memory control circuit includes a controller (1A) for controlling a RAM
(13) conforming to the standard where source voltage is 2.5 V (SSTL2
standard), and a nonvolatile memory (14) conforming to the standard where
source voltage is 3.3 V (LVTTL standard) via a control bus (10) and data
buses (11, 12). The control bus (10) for transmitting an address signal
and a control signal is shared by these memories (13, 14). The controller
(1A) converts internal signals to signals conforming to the standard where
source voltage is 2.5 V and outputs the converted signals to the control
bus (10). The data buses (11, 12) are provided for the respective memories
(13, 14) independently. The number of signal lines can be reduced, and it
is possible to prevent signals at high voltage level outputted from the
nonvolatile memory (14) from being applied to the RAM (13) driven at low
voltages, to cause an occurrence of malfunction at the RAM (13).
Un circuito di controllo di memoria include un regolatore (1A) per il controllo della RAM (13) adeguatamente al campione dove la tensione di fonte è 2.5 V (campione SSTL2) e ad una memoria non volatile (14) adeguatamente al campione dove la tensione di fonte è 3.3 V (campione di LVTTL) via un bus di controllo (10) ed i canali omnibus di dati (11, 12). Il bus di controllo (10) per trasmettere un segnale di indirizzo e un segnale di controllo è ripartito da queste memorie (13, 14). Il regolatore (1A) converte i segnali interni in segnali adeguatamente al campione dove la tensione di fonte è 2.5 V e produce i segnali convertiti al bus di controllo (10). I canali omnibus di dati (11, 12) sono forniti indipendentemente per le memorie rispettive (13, 14). Il numero di segnali può essere ridotto ed è possibile impedire i segnali al livello ad alta tensione outputted dalla memoria non volatile (14) dall'applicazione alla RAM (13) guidata alle basse tensioni, per causare un caso della disfunzione alla RAM (13).
