A maximum likelihood decoding circuit is arranged to reduce the power
consumption through the effect of the Viterbi algorithm. A plurality of
storing elements 61a to 61h located vertically in a column and for storing
each state survivor path information at the same time point are treated as
storing element blocks 60(1) to 60(D) in a manner to correspond to the
combination (state) of intra-code interferences. The outputs from the
storing elements 61a to 61h are again applied into the inputs of the
corresponding storing elements contained in the same storing element block
through the path history selecting circuits 62a to 62h. Each of the
storing element block 60(1) to 60(D) is periodically started on the input
timing of a receiving signal at each processing time point by starting
points (pointers) 63(1) to 63(D) outputted from a starting signal
(pointer) generating circuit 68. A storing element block output circuit 64
and storing element block output terminals 65(1) to 65(D) are provided in
each of the storing element blocks 60(1) to 60(D) so that a path memory
circuit output 67 may be outputted through an OR circuit 66.
Um circuito de descodificação da probabilidade máxima é arranjado para reduzir o consumo de potência com o efeito do algoritmo de Viterbi. Um plurality de armazenar os elementos 61a a 61h situado verticalmente em uma coluna e armazenando cada ponto da informação do trajeto do sobrevivente do estado está tratado ao mesmo tempo enquanto armazenando blocos do elemento 60(1) a 60(D) em uma maneira a corresponder à combinação (estado) de interferências do intra-código. As saídas dos elementos armazenando 61a a 61h são aplicadas outra vez nas entradas dos elementos armazenando correspondentes contidos no mesmo bloco armazenando do elemento com o history do trajeto que seleciona os circuitos 62a a 62h. Cada um do bloco armazenando do elemento 60(1) a 60(D) é começado periòdicamente no sincronismo da entrada de um sinal de recepção em cada ponto do tempo processando por pontos começar (ponteiros) 63(1) a 63(D) outputted de um sinal começar (ponteiro) que gera o circuito 68. Um circuito de saída armazenando 64 e armazenar do bloco do elemento terminais de saída do bloco do elemento 65(1) a 65(D) é fornecido em cada um dos blocos armazenando do elemento 60(1) a 60(D) de modo que um circuito de memória do trajeto output 67 possa ser outputted através do OU do circuito 66.
