Method of deciding error rate and semiconductor integrated circuit device

   
   

There is provided an error rate select circuit activated in an information sustaining mode, wherein data is read out from a memory circuit comprising dynamic memory cells and inspection bits for detection and correction of an error. If no error is detected, a first detection signal is accumulated in a first direction, that is, the first detection signal is added to a sum. If an error is detected, a second detection signal is accumulated in a second direction, that is, the second direction signal is multiplied by a weight to produce a product before subtracting the product from the sum. If the sum increases in the first direction, exceeding a predetermined value, the refresh period is lengthened by a predetermined incremental time. If the sum decreases in the second direction, becoming smaller than another predetermined value, the refresh period is shortened by a predetermined decremental time.

Παρέχεται ένα επίλεκτο κύκλωμα ποσοστού λάθους που ενεργοποιείται σε έναν τρόπο στήριξης πληροφοριών, όπου το στοιχείο διαβάζεται έξω από ένα κύκλωμα μνήμης περιλαμβάνοντας τα δυναμικά κύτταρα μνήμης και τα κομμάτια επιθεώρησης για την ανίχνευση και τη διόρθωση ενός λάθους. Εάν κανένα λάθος δεν ανιχνεύεται, ένα πρώτο σήμα ανίχνευσης συσσωρεύεται σε μια πρώτη κατεύθυνση, δηλαδή το πρώτο σήμα ανίχνευσης προστίθεται σε ένα ποσό. Εάν ένα λάθος ανιχνεύεται, ένα δεύτερο σήμα ανίχνευσης συσσωρεύεται σε μια δεύτερη κατεύθυνση, δηλαδή το δεύτερο σήμα κατεύθυνσης πολλαπλασιάζεται με ένα βάρος για να παραγάγει ένα προϊόν πρίν αφαιρεί το προϊόν από το ποσό. Εάν οι αυξήσεις ποσού στην πρώτη κατεύθυνση, που υπερβαίνει μια προκαθορισμένη αξία, αναζωογονούν η περίοδος μέχρι έναν προκαθορισμένο επαυξητικό χρόνο. Εάν οι μειώσεις ποσού στη δεύτερη κατεύθυνση, που γίνεται μικρότερη από μια άλλη προκαθορισμένη αξία, αναζωογονούν την περίοδο κονταίνουν μέχρι έναν προκαθορισμένο decremental χρόνο.

 
Web www.patentalert.com

< Method and apparatus for a low latency source-synchronous address receiver for a host system bus in a memory controller

< Feedback system and method for optimizing the reception of multidimensional digital frame structure communications

> Integrated circuit with layout matched high speed lines

> Programmable vendor identification circuitry and associated method

~ 00112