Integrated circuit with layout matched high speed lines

   
   

A set of high speed interconnect lines for an integrated circuit has an improved line-to-line capacitance and overall RC time constant. The high speed interconnect line set incorporates a series of interconnect lines, wherein shorter run lines are routed between longer run lines. As the short run interconnect lines reach their destination and fall away they open up the line spacing and improve the line-to-line capacitance that dominates capacitive effects in modern reduced feature size integrated circuits. Additionally, the cross sectional area of the interconnect lines can be increased to lower the line resistance of longer run lines and compensate for the line capacitance without increasing the line-to-line capacitance. The capacitances, resistances, and RC time constants can be optimized for a single line of a group or for the entire group of interconnect lines, providing a low average value or a uniform value across all lines for uniform propagation delay.

Een reeks van hoge snelheid verbindt lijnen onderling want een geïntegreerde schakeling betere een lijn-aan-lijn capacitieve weerstand en algemene RC een tijdconstante heeft. De hoge snelheid verbindt lijnreeks onderling opneemt een reeks interconnect lijnen, waarin de kortere looppaslijnen tussen langere looppaslijnen worden geleid. Aangezien de korte looppas onderling verbindt bereiken de lijnen hun bestemming en vallen zij openstellen weg lijn het uit elkaar plaatsen en verbeteren de lijn-aan-lijn capacitieve weerstand die capacitieve gevolgen in de moderne verminderde geïntegreerde schakelingen van de eigenschapgrootte overheerst. Bovendien, kan het gebied in dwarsdoorsnede van de interconnect lijnen worden verhoogd om de lijnweerstand van langere looppaslijnen te verminderen en de lijncapacitieve weerstand te compenseren zonder de lijn-aan-lijn capacitieve weerstand te verhogen. De capacitieve weerstand, de weerstanden, en RC de tijdconstanten kunnen voor één enkele lijn van een groep of voor de volledige groep interconnect lijnen worden geoptimaliseerd, die een lage gemiddelde waarde of een eenvormige waarde over alle lijnen verstrekken voor eenvormige propagatievertraging.

 
Web www.patentalert.com

< Method and apparatus for isolating the root of indeterminate logic values in an HDL simulation

< Method for adding redundant vias on VLSI chips

> Delay optimization in signal routing

> System and method for system initializating a data processing system by selecting parameters from one of a user-defined input, a serial non-volatile memory and a parallel non-volatile memory

~ 00140