An integrated data input sorting and timing circuit for double data rate
("DDR") dynamic random access memory ("DRAM") devices in which a sorting
of the input data into odd/even is integrated with the necessary timing to
allow synchronization with the on-chip Y-clock signal (column address
select) without the need to provide separate circuits. In those devices
having multiple DQS inputs, any skew between DQS pins is allowed as long
as no one DQS pin violates the DQS-to-clock ("DQS-CLK") skew requirements.
The circuit and method of the present invention also allows a write to
occur at command +2 cycles (last data + 1/2). Functionally, both rising
and falling data (i.e., data on the rising and falling edges of DQS) is
captured by the DQS inputs and presented in parallel to the chips internal
write path and data is passed on the falling edge of DQS. Rising edge data
("Redat") signals then specify whether the rising edge data should be
mapped to the even or odd field, with falling edge data being directed to
the opposite field. The timing of the rising edge data signals is such
that the internal odd and even data buses only transition prior to a given
write clock, and don't transition during the write clock itself. This is
supported over a large range of positive and negative DQS-to-clock skews.
Circuito que clasifica y que mide el tiempo de una entrada de datos integrada para los dispositivos dinámicos dobles de la memoria de acceso al azar de la tarifa de datos ("DDR") ("COPITA") en los cuales el clasificar de los datos de entrada en odd/even se integra con la sincronización necesaria para permitir la sincronización con la señal del Y-reloj de la en-viruta (dirección de columna selecta) sin la necesidad de proporcionar los circuitos separados. En esos dispositivos que tienen entradas múltiples de DQS, cualquier posición oblicua entre los pernos de DQS se permite mientras nadie perno de DQS viola los requisitos oblicuos del DQS-a-reloj ("DQS-CLK"). El circuito y el método de la actual invención también permite que un escribir ocurra en los ciclos del comando +2 (datos pasados el + 1/2). Funcionalmente, los datos de levantamiento y descendentes (es decir, datos sobre los bordes de levantamiento y que caen de DQS) son capturados por las entradas de DQS y presentados en paralelo a las virutas internas escriben la trayectoria y los datos se pasan en el borde que cae de DQS. Las señales de los datos del borde de levantamiento ("Redat") entonces especifican si los datos del borde de levantamiento se deben traz al campo uniforme o impar, con los datos descendentes del borde que son dirigidos al campo opuesto. La sincronización de las señales de los datos del borde de levantamiento es tal que el impares e incluso la transición internas de los ómnibus de datos solamente antes del dado escriben el reloj, y no la transición durante el reloj del escribir sí mismo. Esto se apoya sobre una gama grande de las posiciones oblicuas positivas y negativas del DQS-a-reloj.
