A reverse biasing logic circuit is disclosed for limiting standby leakage
electric current losses during circuit operation. The circuit includes a
logic function circuit having one or more logic transistors that receive
an input and perform a logic function operation to generate an output. A
power source transistor connects to the logic function circuit and
receives a control signal that changes node voltages of the one or more
logic transistors between an active mode and a standby mode. During the
standby mode, the power source transistor causes reverse biasing of at
least one of the one or more logic transistors which prevents a leakage
electric current flow between the power source transistor and the one or
more logic transistors.
Un circuito logico influenzante d'inversione è rilevato per limitare le perdite correnti elettriche di perdita standby durante il funzionamento del circuito. Il circuito include un circuito di funzione di logica che ha uno o più transistori di logica che ricevono un input e realizzano un funzionamento di funzione di logica per generare un'uscita. Un transistore di fonte di energia collega al circuito di funzione di logica e riceve un segnale di controllo che cambia le tensioni di nodo degli uno o più transistori di logica fra un modo attivo e un modo standby. Durante il modo standby, il transistore di fonte di energia causa influenzare d'inversione almeno di uno degli uno o più transistori di logica che impedisce un flusso corrente elettrico di perdita fra il transistore di fonte di energia e gli uno o più transistori di logica.
