The failure rate of an integrated circuit (IC) is quickly determined by
analyzing the corresponding design. The IC is partitioned into multiple
cells, with each cell typically containing a logic gate. A default input
signal is assumed for each cell and the default failure in time (FIT)
rates of the cells are computed. The default signal is selected based on
pessimistic assumptions on overshoots. The IC is analyzed to determine the
cells ("overshoot cells") that would actually experience overshoots.
Detailed analysis is performed on the overshoot cells to determine exact
FIT rates. The failure rate of the IC is determined based on the exact FIT
rates for the overshoot cells and the default FIT rates for the remaining
cells.
Het mislukkingstarief van een geïntegreerde schakeling (IC) wordt snel bepaald door het overeenkomstige ontwerp te analyseren. Ic wordt verdeeld in veelvoudige cellen, met elke cel die typisch een logicapoort bevat. Een standaardinputsignaal wordt verondersteld voor elke cel en de standaardmislukking in tijd (de FIT) wordt tarieven cellen gegevens verwerkt. Het standaardsignaal wordt geselecteerd gebaseerd op pessimistische veronderstellingen voorbijschiet. Ic wordt geanalyseerd om te bepalen de cellen ("schiet cellen voorbij") die eigenlijk voorbijschieten zouden ervaren. De gedetailleerde analyse wordt op voorbijschiet cellen uitgevoerd om nauwkeurige GESCHIKTE tarieven te bepalen. Het mislukkingstarief van IC wordt bepaald gebaseerd op de nauwkeurige GESCHIKTE tarieven voor cellen en de standaard GESCHIKTE tarieven voor de resterende cellen voorbijschiet.
