The present invention provides a RISC processor with a debug interface unit
that enables the external replication of the data processing sequence
within a RISC processor for debug purposes. The data exchanged between the
sequence controller and the instruction decoder are intermediately stored
and forwarded via a free bus line to an interface unit. In the interface
unit, the data pending at its inputs are forwarded to defined outputs of
the interface. This allows the register contents to be co-read in real
time. Accordingly, all the required information to perform an efficient
error search are displayed for an outside operator who may then monitor
the data processing sequence and conduct an error search.
La actual invención provee de un procesador del RISC una unidad del interfaz del eliminar errores para la cual permita la réplica externa de la secuencia de proceso de los datos dentro de un procesador del RISC eliminen errores de propósitos. Los datos intercambiados entre el regulador de la secuencia y el decodificador de la instrucción intermedio se almacenan y se remiten vía una línea de autobús libre a una unidad del interfaz. En la unidad del interfaz, los datos pendientes en sus entradas se remiten a las salidas definidas del interfaz. Esto permite que el contenido del registro sea co-leyo' en tiempo real. Por consiguiente, toda la información requerida para realizar una búsqueda eficiente del error se exhibe para un operador exterior que pueda después supervise la secuencia de proceso de datos y conduzca una búsqueda del error.
